邊界掃描技術的核心思想是在器件內部的核心邏輯與I/O引腳之間插入的邊界掃描單元，它在芯片正常工作時是“透明”的，不影響電路板的正常工作。各邊界掃描單元以串行方式連接成掃描鏈，通過掃描輸入端將測試矢量以串行掃描的方式輸入，對相應的引腳狀態(tài)進行設定，實現測試矢量的加載；通過掃描輸出端將系統的測試響應串行輸出，進行數據分析與處理，完成電路系統的故障診斷及定位，邊界掃描測試原理示意圖如圖1所示。 　　 邊界掃描測試的物理基礎是IEEE1149.1邊界掃描測試總線和設計在器件內的邊界掃描結構，標準的邊界掃描結構如圖2所示。其中邊界掃描測試總線由測試數據輸入（TDI）、測試數據輸出（TDO）、測試時鐘（TCK）、測試模式選擇（TMS）和復位信號（TRST）五根信號線組成。而標準的邊界掃描結構就是在器件內部的核心邏輯I/O引腳增加了邊界掃描單元（BSC），同時還增加了和邊界掃描測試相關的指令寄存器、數據寄存器、測試訪問端口TAP控制器等電路。在測試狀態(tài)時，邊界掃描結構可以對數據寄存器或指令寄存器進行操作，即從TDI端口把測試矢量移入邊界掃描單元，從TDO端口把測試響應移出。 　　 總體設計方案　　 便攜式邊界掃描故障診斷儀需要根據被測系統電路的描述文件生成邊界掃描測試矢量，然后轉換為IEEE1149.1邊界掃描測試總線信號自動加載到被測系統中，同時從TDI引腳自動讀取邊界掃描測試響應進行分析處理，根據邊界掃描相應算法作出故障診斷決策及定位隔離，最后通過LCD顯示診斷結果。本文采用片上可編程系統解決方案將便攜式故障診斷儀進行軟硬件協同設計在一片FPGA上，使所設計的電路系統在其規(guī)模、可靠性、體積、功耗、上市周期、開發(fā)成本、產品維護及硬件升級等多方面實現最優(yōu)化（整體結構示意圖如圖3所示）。 　　 硬件設計 　　 本文采用Altera公司嵌入軟核Nios處理器的FPGA作為載體來實現邊界掃描故障診斷儀的SOPC系統。邊界掃描故障診斷儀主要實現邊界掃描測試矢 量的生成、JTAG總線信號發(fā)生器、邊界掃描故障診斷應用軟件、故障顯示等功能，是便攜式邊界掃描故障診斷系統的核心。利用SOPC Builder創(chuàng)建Nios軟核CPU并進行參數化配置，同時構建儲存器、計時器、LCD接口組件、IEEE1149.1測試總線用戶邏輯為一體的SOPC系統，邊界掃描故障診斷片上可編程系統內部模塊配置圖如圖4所示。 　　 本文利用向導式界面靈活定制邊界掃描故障診斷系統，采用標準型Nios II軟核處理器，并添加了4K字節(jié)的指令緩存Cache。同時為了方便調試邊界掃描故障診斷系統的軟硬件，在處理器模塊中添加JTAG調試單元，在SOPC系統軟硬件調試成功且能獨立運行后，也可以將JTAG調試單元去掉。