新緩存設計減少芯片15%的處理時間

時間：2014-03-21

來源：網(wǎng)絡轉載

導語：MIT和康涅狄克大學的研究人員為多核芯片設計了一套新的緩存管理規(guī)則，能顯著改進芯片性能，降低能耗。

晶體管越來越小，芯片也越來越快，但無論芯片有多快，將數(shù)據(jù)從一邊移動到另一邊仍然需要時間。到目前為止，芯片設計師是通過放置充當緩存的本地存儲器解決這個問題。緩存被用于儲存最頻繁訪問的數(shù)據(jù)，便于訪問。但讓一個緩存服務于一個處理器或一個核心的時代已經(jīng)過去，緩存的管理變成了一大挑戰(zhàn)，而處理器核心之間需要共享數(shù)據(jù)，連接核心的通信網(wǎng)絡的物理布局也必須考慮在內。

現(xiàn)在，MIT和康涅狄克大學的研究人員為多核芯片設計了一套新的緩存管理規(guī)則，能顯著改進芯片性能，降低能耗。論文《TheLocality-AwareAdaptiveCacheCoherenceProtocol(PDF)》發(fā)表在IEEEInternationalSymposiumonComputerArchitecture會議上，新緩存設計減少芯片15%的執(zhí)行時間，節(jié)省25%的能耗。

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